Skip to content
GitLab
Explore
Sign in
87 forks: 87 public, 0 internal, and 0 private
Created date
View 19. Возможности генерации кода Verilog project
Потехин Андрей /
19. Возможности генерации кода Verilog
Домашнее задание к Лекции 19
0
Updated
Mar 23, 2026
0
0
0
0
Updated
Mar 23, 2026
View 19. Возможности генерации кода Verilog project
Баталов Андрей Сергеевич /
19. Возможности генерации кода Verilog
Homework 19
0
Updated
Mar 22, 2026
0
0
0
0
Updated
Mar 22, 2026
View 19. Возможности генерации кода Verilog project
Спиридонов Владимир /
19. Возможности генерации кода Verilog
add homework
0
Updated
Mar 22, 2026
0
0
0
0
Updated
Mar 22, 2026
View 19. Возможности генерации кода Verilog project
Викулин Владимир /
19. Возможности генерации кода Verilog
Ошибка генерации кода: Error during code generation: Unknown block type: Unbuffer
0
Updated
Mar 21, 2026
0
0
0
0
Updated
Mar 21, 2026
View 19. Возможности генерации кода Verilog project
Гордевич Георгий /
19. Возможности генерации кода Verilog
Выполнение домашнего задания
0
Updated
Mar 21, 2026
0
0
0
0
Updated
Mar 21, 2026
View 19. Возможности генерации кода Verilog project
Glonina Alevtina /
19. Возможности генерации кода Verilog
Задание 19
0
Updated
Mar 21, 2026
0
0
0
0
Updated
Mar 21, 2026
View 19. Возможности генерации кода Verilog project
Сырчина Анна Сергеевна /
19. Возможности генерации кода Verilog
add homework
0
Updated
Mar 21, 2026
0
0
0
0
Updated
Mar 21, 2026
View 19. Возможности генерации кода Verilog project
Бакланова Дарья Артемовна /
19. Возможности генерации кода Verilog
Добрый день! Разобралась с 3 задачей. Но во 2 все еще ошибка при запуске run....
0
Updated
Mar 31, 2026
0
0
0
0
Updated
Mar 31, 2026
View 19. Возможности генерации кода Verilog project
Ильченко Екатерина Николаевна /
19. Возможности генерации кода Verilog
Домашнее задание к лекции 19
0
Updated
Mar 21, 2026
0
0
0
0
Updated
Mar 21, 2026
View 19. Возможности генерации кода Verilog project
Кургашев Владислав /
19. Возможности генерации кода Verilog
add homework
0
Updated
Mar 21, 2026
0
0
0
0
Updated
Mar 21, 2026
View 19. Возможности генерации кода Verilog project
Томских Егор Сергеевич /
19. Возможности генерации кода Verilog
Выполнена 3 часть ДЗ
0
Updated
Mar 22, 2026
0
0
0
0
Updated
Mar 22, 2026
View 19. Возможности генерации кода Verilog project
Таратухин Сергей /
19. Возможности генерации кода Verilog
Задача возможности генерации кода Verilog выполнена.
0
Updated
Mar 21, 2026
0
0
0
0
Updated
Mar 21, 2026
View 19. Возможности генерации кода Verilog project
Мельниченко Данила Дмитриевич /
19. Возможности генерации кода Verilog
Выполнено
0
Updated
Mar 21, 2026
0
0
0
0
Updated
Mar 21, 2026
View 19. Возможности генерации кода Verilog project
Корнеев Павел Евгеньевич /
19. Возможности генерации кода Verilog
ДЗ к лекции 19
0
Updated
Mar 21, 2026
0
0
0
0
Updated
Mar 21, 2026
View 19. Возможности генерации кода Verilog project
Evsiukhin Zakhar /
19. Возможности генерации кода Verilog
вторая часть не компилится
0
Updated
Mar 23, 2026
0
0
0
0
Updated
Mar 23, 2026
View HW5.19 project
Чулюк Дмитрий /
HW5.19
Задание 19 выполнено.
0
Updated
Mar 22, 2026
0
0
0
0
Updated
Mar 22, 2026
View 19. Возможности генерации кода Verilog project
Чекин Андрей /
19. Возможности генерации кода Verilog
задание выполнено
0
Updated
Mar 20, 2026
0
0
0
0
Updated
Mar 20, 2026
View 19. Возможности генерации кода Verilog project
Леснов Максим Васильевич /
19. Возможности генерации кода Verilog
add homework
0
Updated
Mar 20, 2026
0
0
0
0
Updated
Mar 20, 2026
View 19. Возможности генерации кода Verilog project
Тихонов Михаил Васильевич /
19. Возможности генерации кода Verilog
add homework
0
Updated
Mar 20, 2026
0
0
0
0
Updated
Mar 20, 2026
View 19. Возможности генерации кода Verilog project
Смирнов Сергей Юрьевич /
19. Возможности генерации кода Verilog
Добрый день! Направляю домашнее задание к ЛК 19. Благодарю за интересные задачи!
0
Updated
Mar 24, 2026
0
0
0
0
Updated
Mar 24, 2026
Prev
1
2
3
4
5
Next
